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Unified forms of the CDR method of approximate reasoning on Antanassov's intuitionistic fuzzy sets and its property analysis
期刊论文
Computational Intelligence, 2018, 卷号: 34, 期号: 4, 页码: 1101-1121
作者:
Li, Jun
;
Xu, Xiaofu
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浏览/下载:1/0
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提交时间:2020/11/14
Clock and data recovery circuits (CDR circuits)
Fuzzy sets
Robustness (control systems)
consequent dilation rule (CDR)
continuity
Implication operators
Intuitionistic fuzzy reasonings
Reductivity
Using cell phone location to assess misclassification errors in air pollution exposure estimation (EI收录)
期刊论文
Environmental Pollution, 2018, 卷号: 233, 页码: 261-266
作者:
Yu, Haofei[1,2]
;
Russell, Armistead[1]
;
Mulholland, James[1]
;
Huang, Zhijiong[3]
收藏
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浏览/下载:115/0
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提交时间:2019/04/22
Air pollution
Air quality
Cellular telephones
Clock and data recovery circuits (CDR circuits)
Errors
Location
Pollution
Telecommunication equipment
Telephone sets
Delay-locked loop based clock and data recovery with wide operating range and low jitter in a 65-nm CMOS process
期刊论文
INTERNATIONAL JOURNAL OF CIRCUIT THEORY AND APPLICATIONS, 2017
Wang, Yuan
;
Liu, Yuequan
;
Jia, Song
;
Zhang, Xing
收藏
  |  
浏览/下载:8/0
  |  
提交时间:2017/12/03
delay-locked loop (DLL)
clock and data recovery (CDR)
jitter
operating range
PERFORMANCE
LINE
A Speculative Clock and Data Recovery Architecture for Multi-Gigabit/s Series Links
其他
2016-01-01
Zhao, Tong
;
Gai, Weixin
;
Tang, Liangxiao
;
Shi, Linqi
;
Zhang, Xing
;
Zhao, Tong
;
Gai, Weixin
;
Tang, Liangxiao
;
Shi, Linqi
收藏
  |  
浏览/下载:4/0
  |  
提交时间:2017/12/03
clock and data recovely
jitter tolerance
Receiver
loop latency
BBPD
phase error
180.5Mbps-8Gbps DLL-Based Clock and Data Recovery Circuit with Low Jitter Performance
其他
2015-01-01
Liu, Yuequan
;
Wang, Yuan
;
Jia, Song
;
Zhang, Xing
收藏
  |  
浏览/下载:5/0
  |  
提交时间:2017/12/03
Clock and data recovery (CDR)
wide-range
delay-locked loop (DLL)
low jitter
time-to-digital converter (TDC)
A reference-less all-digital burst-mode CDR with embedded TDC
其他
2015-01-01
Jiang, Mengyin
;
Wang, Yuan
;
Liu, Baoguang
;
Liu, Yuequan
;
Jia, Song
;
Zhang, Xing
收藏
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浏览/下载:4/0
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提交时间:2017/12/03
A power efficient 1.0625-3.125 Gb/s serial transceiver in 130 nm digital CMOS for multi-standard applications
期刊论文
SCIENCE CHINA-INFORMATION SCIENCES, 2014
Hou ZhongYuan
;
Yang Fan
;
Liu JunHua
;
Zhang Xing
收藏
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浏览/下载:3/0
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提交时间:2017/12/03
serial transceiver
multi-standard
power efficiency
SST
CDR
DATA RECOVERY CIRCUIT
90NM CMOS
CLOCK
TRANSMITTER
SERDES
A 1.25/2.5/3.125Gbps CDR circuit with a phase interpolator for RapidIO application
其他
2012-01-01
Yang, Hailing
;
Wang, Yuan
;
Jia, Song
;
Zhang, Ganggang
;
Zhang, Xing
收藏
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浏览/下载:2/0
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提交时间:2015/11/13
clock and data recovery
phase interpolator
current mode logic
adaptive bandwidth PLL
CLOCK
一种用于高速锁相环的零死区鉴频鉴相器
期刊论文
2010, 2010
屈强
;
曾烈光
;
QU QIANG
;
ZENG LIEGUANG
收藏
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浏览/下载:4/0
A clock and data recovery circuit for 3.125Gb/s RapidIO SerDes
其他
2010-01-01
Zhihui, Zhao
;
Yuan, Wang
;
Junlei, Zhao
;
Hailing, Yang
;
Song, Jia
收藏
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浏览/下载:4/0
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提交时间:2015/11/13
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